Мелик-Адамян А.Ф.

Понедельник, 16:20,
ауд. 504

Первое занятие 20 февраля.

Аннотация.
Цель курса предоставить системное введение знание в проектирования цифровых систем с помощью языка Verilog. Обсуждаются фундаментальные методы для логического синтеза компонент цифровых систем и введение в моделирование цифровых систем. Курс покрывает следующие темы:
• введение в язык описания аппаратуры Verilog;
• введение в цифровое проектирование в целом;
• проектирование компонент современных микропроцессоров с логической точки зрения;
• методы анализа и прогнозирования характеристик проектируемой системы;
• введение в симуляцию и верификацию.

Темы лекций:
1. Введение в курс.
2. Комбинационная логика. Основные примитивы языкa Verilog.
3. Последовательная логика.
4. Синтез и симуляция.
5. Временные диаграммы.
6. Сумматоры, конвейеры.
7. Введение в верификацию.
8. Маршрут проектирования и стыковка всех инструментов вместе.
9. Учебный пример.

Литература:
• Thomas, Moorby, The Verilog Hardware Description Language, 5th Ed, Kluwer, 2002.
• Lilja, Sapatnekar, Designing Digital Computer Systems with Verilog. Cambridge, 2005.
• Williams, Digital VLSI Design with Verilog, Springer, 2008.
• Palnitkar, Verilog HDL: A Guide to Digital Design and Synthesis, 2nd Edition, Prentice-Hall, 2003.

Инструментарий: ModelSim PE Student Edition.

Страница курса: http://vmk.somee.com/Details/330